摩尔定律效应越来越弱，这在即将到来的3nm制程上体现得更加凸出。7nm还可以不依赖于EUV光刻机，但这在5nm时代已经不成立，EUV作用无可替代，而5nm又似乎是7nm向3nm过渡过程中得一个“缓冲”地带，真正达到3nm的时代，由于工艺复杂度的大幅提升，以及相关材料、连接等配套技术的不成熟，使得3nm产业链上的各个环节都显得力不从心，特别是芯片制造和封测环节，代表企业自然是台积电和三星，前进道路较之7nm和5nm时代，难度陡增。
台积电也“畏惧”3nm的高成本
台积电3nm制程仍延用FinFET晶体管架构，其主要优势在于可充分发挥EUV技术优异的光学能力，以及符合预期的良率表现，减少光罩缺陷及制程堆栈误差，并降低整体成本。相较于三星3nm制程使用的GAA（Gate-All-Around）技术，台积电依然处于优势地位。
不过，要实现3nm制程量产，台积电还需要克服一系列困难。
3nm制程面临芯片设计复杂度以及晶圆代工成本飙升等问题，还有EUV光刻机采购成本创新高，产出吞吐量提升速度放缓，推升3nm晶圆代工报价恐达3万美元。
近期，有消息传出，苹果可能考虑到成本关系，推迟手机芯片采用3nm制程，不过这一消息并未得到证实。实际上，为了改善成本，台积电专门制定了EUV改善计划，并改良EUV光刻机设计，以及导入先进封装，以求更多客户愿意采用3nm制程。
EUV设备耗电量是DUV的10倍。台积电通过设备程序修正，将EUV光脉冲能量优化，并重新设计反射结构，有效提了3%反射率。台积电还分析二氧化碳雷射系统放大器的运转数据，采用变动频率取代固定频率的方式，提升了EUV设备5%的能源使用效率。这些工作主要就是针对3nm制程的。
另外，台积电有望启动EUV持续改善计划（CIP），目的是增加芯片尺寸的同时，减少EUV光罩使用道数。以ASML今年推出的NXE：3600D为例，其价格高达1.4～1.5亿美元，每小时可处理160片12英寸晶圆，4nm制程上，EUV光罩大约在14层之内，而3nm制程将达到25层，导致成本暴增。
通过CIP，有望将光罩降至20层，虽然芯片尺寸将略为增加，但是有助于降低生产成本与晶圆代工报价。
除了制造，3nm芯片封装也是一大挑战，届时，3D封装技术将全面导入量产，同时，随着3nm制程技术和成本的增加，Chiplet堆叠和封装技术也将大面积铺开。这些都使得台积电需要投入更多的资源和精力。
正是因为存在这样的状况和趋势，需要更多的合作。近期，有台湾地区媒体报道，台积电已将2.5D封装技术CoWoS（Chip On Wafer On Substrate）业务的部分流程（On Substrate，简称oS）外包给了OSAT厂商，主要集中在小批量定制产品方面。而类似的合作模式预计将在未来的3D IC封装中继续存在。CoWoS技术先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板连接（oS）。
台积电拥有高度自动化的晶圆级封装技术，而oS流程无法实现自动化的部分较多，需要更多人力，而日月光（ASE）、硅品、安靠（Amkor）等顶尖OSAT厂商在oS流程处理方面的经验更多。
在封装业务方面，台积电最赚钱的是晶圆级SiP技术，如CoW和WoW，其次是FOWLP和InFO，而oS的利润最低。由于Chiplet需求显着增长，预计台积电会将更多的低利润封装业务交给OSAT。
三星押宝新架构
与台积电延续使用FinFET晶体管架构不同，三星的3nm制程将进入GAA时代，这也是芯片制造史上首次采用该架构，也算是一个里程碑了。GAA架构的优势在于可以扩展驱动处理器和组件的能力，使其具有更高的性能和更低的功耗。
三星的先进制程时间表显示，本来2021年就要投产3nm制程，但要全面转移至最新技术难度相当高，2022年上半年才会推出3nm制程，台积电3nm制程将在同年下半年推出。但具体量产时间和良率情况，还要等到出货后才能见分晓。
三星强调，与5nm制程相比，其首颗3nm制程GAA技术芯片面积将缩小35%，性能提高 30% 或功耗降低 50%。三星也表示3nm制程良率正在逼近4nm，预计2022 年推出第一代 3nm 3GAE 技术，2023年推出新一代3nm 3GAP技术。
要想实现以上目标，三星还需要客服不少技术难题。有业内人士表示，目前，三星的3nm GAA工艺依然面临着漏电等关键技术问题，性能和成本方面可能也存在一些问题，或许将依然不敌台积电3nm FinFET工艺。
在封装方面，三星也面临着与台积电类似的挑战，那就是3nm封装需要投入更多的资源和精力，也需要有合作伙伴提供支持。11月11日，三星宣布，已开发出混合基板立方体 (H-Cube) 技术，这是其最新的 2.5D 封装解决方案，专门用于需要高性能和大面积的高性能计算、人工智能、数据中心和网络芯片。而H-Cube技术和该公司与三星电机 (SEMCO) 和 Amkor Technology 联合开发的。
随着一个封装中的芯片数量和尺寸的增加或需要高带宽通信，大面积封装变得越来越重要。对于包括中介层在内的Die的附着和连接，细间距基板是必不可少的，但随着尺寸的增加，价格会显着上涨。H-Cube技术采用混合基板与能够进行精细凸块连接的细间距基板和高密度互连 (HDI) 基板相结合，以实现大尺寸的 2.5D 封装。
当集成六个或更多 HBM 时，大面积基板的制造难度迅速增加，导致效率下降。三星通过应用混合基板结构解决了这个问题，其中易于大面积实施的HDI基板重叠在高端细间距基板下。通过将连接芯片和基板的焊球间距比传统焊球间距减少 35%，可以将细间距基板的尺寸最小化，同时在细间距基板下增加 HDI 基板。
AMD转单传闻
近些年，随着AMD业务的风生水起，其对先进制程的需求量快速提升，在7nm和5nm方面，AMD已经成为台积电的第二大客户。不出意外的话，该公司的下一代Zen 5架构霄龙（EPYC）Turin 处理器，也将采用台积电的3nm制程。
然而，自从三星宣布了3nm制程工艺计划后，市场不断传出高通和AMD愿意采用，除了三星可以提供从设计到生产的全套服务配合外，其代工报价相对低廉绝对是让高通和AMD心动的原因，这点在英伟达与三星在8nm工艺的合作上就有很好的体现。
虽然AMD一直将台积电作为主要代工厂，但一直希望有第二家晶圆代工厂能有所分担，特别是英特尔现在也选择了台积电进行代工。由于AMD不可能与进入晶圆代工市场的英特尔合作，三星也就成为唯一候选。据了解，AMD或许会选择三星生产GPU和非主力平台的CPU，不过仍要视乎三星3nm工艺的技术和良品率而定。
而且，最近几年，AMD与三星一直在GPU技术方面保持着合作关系。2019年，三星与AMD宣布达成多年战略合作关系，三星获得AMD的GPU IP授权，允许三星在与AMD不发生竞争关系的领域使用其GPU IP，如说手机、平板电脑等。而三星得到的IP不会出现在PC平台上。
在今年5月举办的 2021 Computex 台北电脑展上，AMD公司CEO苏姿丰宣布将把自家的 RDNA 2架构GPU带到三星 Exynos SoC 上，代替原有的 Mali GPU。
7月，有消息认识爆料，三星即将推出代号为“Pamir（帕米尔）”的Exynos 2200处理器，基于4nm工艺制程打造，集成了AMD GPU。根据此前披露的信息，三星Exynos 2200将采用RDNA2图形微架构，这是PlayStation 5、Xbox Series X和AMD Radeon RX显卡中使用的技术。不过，由于架构和功耗的原因，三星Exynos与AMD GPU结合后的具体表现可能不会达到与游戏机和PC甚至笔记本电脑相同的水平，但它仍然可以使三星的Exynos在竞争中获得优势。按照惯例，三星Galaxy S22系列预计会率先商用Exynos 2200处理器。
因此，基于近些年良好的合作关系，以及3nm制程难度和风险水平的提升，AMD有一家芯片代工备选厂商，也是合理的。具体情况如何，就看明年3nm的量产情况了。
Chiplet有望在3nm时代爆发
近些年，Chiplet的出现，就是因为7nm、5nm先进制程的成本过高，使得多数厂商望而却步，为了让先进制程不断普及，让更多厂商受惠的同时，能较好地控制成本，采用将不同制程的多个Die封装在一起的Chiplet技术受到了越来越多的关注。
不过，目前已经量产的最先进制程是5nm，此时的Chiplet技术还处于起步阶段，实际采用的厂商和芯片相对较少。但随着3nm量产时代的到来，基于以上提到的3nm制程难度的大幅提升，Chiplet有望迎来快速增长期。这一点在刚刚发布的ISSCC 2022入选论文就可见一斑。与前两年处于试水阶段的“冷清”状况相比，今年的Chiplet论文爆发了，特别是今年两大CPU厂基于Chiplet的旗舰产品：英特尔的Ponte Vecchio和AMD的3D-V Cache(Zen3)。特别值得关注的是，这两款芯片都实现了真正意义上的3D封装，从维度上超越了2.5D的CoWoS 和Fanout封装技术（采用硅inerposer或者RDL外沿层技术实现多层平面互连）。通过3D堆叠，互连维度由线上升到面，从水平长距离到垂直短距离，从更高维度地去挑战冯诺依瓶颈。在实测数据中，AMD 的3D芯片效率较传统monolithic可以实现几乎一代的工艺红利。也让Chiplet集成芯片成为了除了尺寸微缩外，一条完整的新路径。
实现Chiplet的三项关键技术是多个Die的互联总线、高速接口和3D封装。在这方面，AMD是先行者，也是最大的受益者，该公司近几年在服务器CPU市场上的提升速度较之以前大幅提升，成功的关键点就是Chiplet，特别是其相应的总线和封装工艺，功不可没。
在即将到来的3nm时代，Chiplet更加重要，也有望实现爆发式增长。AMD也在不断发展Chiplet的相关技术，今年6月，AMD就介绍过其3D垂直缓存技术，基于台积电SoIC技术。随着硅通孔（TSV）的增加，未来AMD会专注于更复杂的3D堆叠技术，比如核心堆叠核心，IP堆叠IP，甚至宏块可以3D堆叠。最终硅通孔的间距会变得非常紧密，以至于模块拆分、折叠甚至电路拆分都将成为可能，这会彻底改变今天对处理器的认知。
英特尔同样重视Chiplet的相关技术。11月中旬，英特尔首次对外展示了Meteor Lake测试芯片，让业界第一次看到英特尔第14代酷睿系列处理器的模样。
Meteor Lake采用了模块化设计，至少会有三个不同的模块，分别是计算模块、SOC-LP模块（负责I/O）和GPU模块。这些模块可以搭配不同制程节点的模块进行堆叠，再使用EMIB技术互联。通过Foveros封装技术，可以将重新设计、测试、流片等过程统统省略，直接将不同IP、不同工艺的各种成熟方案封装在一起。英特尔也会在Meteor Lake首次采用自家的Intel 4制程工艺（约等于目前市场上已量产的7nm）。
据悉，Meteor Lake的GPU模块最低配置96个EU，最高可配置192个EU，相比Alder Lake和Raptor Lake有大幅度提升。同时，其Xe-LP架构也会由Gen 12.2改进为Gen 12.7。据报道，Meteor Lake的GPU模块还将采用台积电的3nm工艺制造，SOC-LP模块则采用台积电的4nm或5nm工艺制造，剩下的计算模块才是英特尔的Intel 4制程。这是典型的Chiplet架构，3nm、4nm或5nm混合使用，兼顾性能和成本。
结语
综上，3nm制程有望使工艺技术、芯片架构、封装和产业链上各环节厂商之间的关系发生明显变化，从而带动芯片业进入一个前所未有的发展阶段。
